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Keller, Jörg ; Rauber, Thomas ; Rederlechner, Bernd:
Scalability Analysis for Conservative Simulation of Logical Circuits.
In: VLSI Design.
Bd. 9
(1999)
Heft 3
.
- S. 219-235.
ISSN 1065-514X
DOI: https://doi.org/10.1155/1999/14802
Weitere Angaben
| Publikationsform: | Artikel in einer Zeitschrift |
|---|---|
| Begutachteter Beitrag: | Ja |
| Institutionen der Universität: | Fakultäten > Fakultät für Mathematik, Physik und Informatik > Institut für Informatik > Lehrstuhl Angewandte Informatik II > Lehrstuhl Angewandte Informatik II - Univ.-Prof. Dr. Thomas Rauber Fakultäten Fakultäten > Fakultät für Mathematik, Physik und Informatik Fakultäten > Fakultät für Mathematik, Physik und Informatik > Institut für Informatik Fakultäten > Fakultät für Mathematik, Physik und Informatik > Institut für Informatik > Lehrstuhl Angewandte Informatik II |
| Titel an der UBT entstanden: | Nein |
| Themengebiete aus DDC: | 000 Informatik,Informationswissenschaft, allgemeine Werke > 004 Informatik |
| Eingestellt am: | 11 Dec 2019 13:48 |
| Letzte Änderung: | 11 Dec 2019 13:48 |
| URI: | https://eref.uni-bayreuth.de/id/eprint/25300 |