Zeitschrift: VLSI Design

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Keller, Jörg ; Rauber, Thomas ; Rederlechner, Bernd:
Scalability Analysis for Conservative Simulation of Logical Circuits.
In: VLSI Design. Bd. 9 (1999) Heft 3 . - S. 219-235.
ISSN 1065-514X
DOI: https://doi.org/10.1155/1999/14802

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